Implémentation D’un Décodeur Ldpc Sur Fpga
Résumé: Le sujet principal de ce mémoire est « Implémentation d’un décodeur LDPC sur FPGA ». Nous avons opté pour un modèle de décodeur LDPC stochastique très performant qui repose sur un e nouvelle approche proposé récemment par MAMOUNE et all, intitulé « Décodage LDPC Stochastique à démarrage contrôlé ». Notre travail consiste à étudier le modèle choisi, générer une description VHDL appropriée automatiquement à partir de Matlab et enfin implémenter notre décodeur sur FPGA. Mots clés : Décodeur LDPC stochastique, Contrôle de parité à faible densité, Codage de canal, Décodage itératif, Implémentation FPGA
Mots-clès:
Nos services universitaires et académiques
Thèses-Algérie vous propose ses divers services d’édition: mise en page, révision, correction, traduction, analyse du plagiat, ainsi que la réalisation des supports graphiques et de présentation (Slideshows).
Obtenez dès à présent et en toute facilité votre devis gratuit et une estimation de la durée de réalisation et bénéficiez d'une qualité de travail irréprochable et d'un temps de livraison imbattable!
Aucun fichier associé
Si le fichier est volumineux, l'affichage peut échouer. Vous pouvez obtenir le fichier directement en cliquant sur le bouton "Télécharger".
