Vérification Des Exigences Sysml Sur Les Diagrammes D'activités
2015
Mémoire de Master
Génie Eléctrique Et Eléctronique

Université Yahia Fares - Médéa

Z
Zemir, Abdenour
Z
Zerarka, Abderrahmane
M
Messaoud, Rahim
H
Hammad, Ahmed

Résumé: v´erification des syst`emes complexes est indispensable, lorsque ces derniers sont critiques. Cette v´erification doit ˆetre d`es les premi`eres phases de d´eveloppement c-`a-d au moment de la conception, l’objectif est de pouvoir d´etecter et corriger des erreurs qui peuvent causer des probl`emes et mˆeme des d´egˆats catastrophiques. Le choix de m´ethode de v´erification est un d´efi, car chaque approche a des avantages et des inconv´enients, les approches formelles sont des approches efficaces car elles se basent sur des concepts math´ematiques et donnent des r´esultats pertinents. Ce travail propose une d´emarche pour la v´erification des exigences SysML sur les diagrammes d’activit´es. Il se base sur la transformation des diagrammes d’activit´es en r´eseaux de Petri et la translation des exigences SysML en formules de logique CTL, pour permettre la v´erification en exploitant des outils d’analyse et de v´erification.

Mots-clès:

sysml
diagramme d’activites
ask-ctl
cpntools
xtext
emf
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