D´ecoupage De Mod`eles Pour La V´erification Des Diagrammes D’activit´e Sysml
2016
Mémoire de Master
Génie Eléctrique Et Eléctronique

Université Yahia Fares - Médéa

O
Otsmane, Nabila
H
Hamdini, Meriem
R
Rahim, Messaoud

Résumé: Le d´ecoupage de mod`ele (model slicing) est une op´eration qui extrait un sous-ensemble d’un mod`ele dans un but pr´ecis. Dans ce travail, on s’int´eresse `a la proposition d’une approche qui se base sur le d´ecoupage de mod`ele pour v´erifier des diagrammes d’activit ´e SysML. L’objectif est de pallier au probl`eme de l’explosion combinatoire de l’espace d’´etats. Cependant, comme SysML manque de s´emantique formelle, nous translatons les diagrammes d’activit´e vers des r´eseaux de Petri hi´erarchiques color´es (RDPHC). Le d´ecoupage sera appliqu´e au niveau du RDPHC en se basant sur les relations entre exigences, activit´es et blocs SysML. Le d´ecoupage sera r´ealis´e selon l’exigence `a v´erifier. Pour cette ´etape nous exploitons le diagramme d’exigences SysML.

Mots-clès:

sysml
diagramme d’activit´e
rdphc
d´ecoupage de mod`eles
explosion combinatoire de l’espace d’´etats
v´erification
exigence
bloc
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