Controleur Flou Testable

Résumé: La conception d’un contrôleur flou testable 2 entrées – 1 sortie sur FPGA est effectuée, en utilisant le langage de description de matériel "VHDL", sur une plateforme de conception de Xilinx ISE7.1i couplée directement avec le simulateur ModelSim de Mentor Graphic. Ce contrôleur est synthétisé sous forme d’un "IP Core" (Intellectual Property) où les exigences de rapidité de traitement et contraintes de testabilité sont fortement considérées. En plus, notre architecture prend en charge la reconfiguration très convoitée et ciblée dans les applications modernes. Les résultats de synthèse et de simulation obtenus et consignés dans ce mémoire montrent la bonne stratégie de développement suivie d'une part et attestent le degré élevé de maîtrise des techniques de conception d'autre part. L'implantation du contrôleur sur différentes "FPGA" a montré son bon comportement global et une nette satisfaction des exigences de vitesse et de souplesse d'exploitation imposées et recherchées dans les applications industrielles modernes. La validation du contrôleur développé a nécessité un passage par une phase de vérification exhaustive des différents modules qu'ils le constituent d'une part et d'une expérimentation d'autre part. En effet, une application très complexe du type freinage d’un métro a fait l'objet de cette expérimentation. Le contrôleur développé pourrait représenter un embryon intelligent autour duquel il est possible de bâtir une bonne stratégie de commande de processus dans les systèmes embarqués.

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