Etude Et Modélisation De Défauts Des Circuits Fortement Submicroniques Sécurisés En Vue Du Test
Résumé: Compte tenu des récents progrès technologiques, les circuits sécurisés implémentés en contre mesures WDDL et QDI apparaissent plus intéressants que les circuits synchrones, principalement pour sécuriser l.implantation des circuits intégrés contre les attaques par injection de fautes et par analyse de courant. Cependant, le manque de méthodes et d.outils de test a limite l.utilisation de ce type de circuits. L.objectif de ce travail de thèse est de présenter une méthode de test et de tolérance aux fautes de ces circuits sécurises. Cette méthode montre que les modèles de fautes appliques dans les structures CMOS classiques sont aussi applicables pour les structures sécurises tolérantes aux fautes. Ces structures peuvent fonctionner correctement malgré la présence de deux défauts résistifs, les courts-circuits résistifs et les circuits ouverts résistifs. Les différentes mesures sont effectuées sous Spice de Cadence. Les résultats expérimentaux obtenus par FPGA valident la méthode proposée.
Mots-clès:
Nos services universitaires et académiques
Thèses-Algérie vous propose ses divers services d’édition: mise en page, révision, correction, traduction, analyse du plagiat, ainsi que la réalisation des supports graphiques et de présentation (Slideshows).
Obtenez dès à présent et en toute facilité votre devis gratuit et une estimation de la durée de réalisation et bénéficiez d'une qualité de travail irréprochable et d'un temps de livraison imbattable!
Aucun fichier associé
Si le fichier est volumineux, l'affichage peut échouer. Vous pouvez obtenir le fichier directement en cliquant sur le bouton "Télécharger".
